TINA -  Circuit Simulator for Analog, Digital, MCU & Mixed Circuit Simulation
Simulación VHDL digital en TINA

Análisis de un Circuito Digital con Simulación VHDL Digital

VHDL (Lenguaje de Descripción de Hardware Virtual) es un lenguaje estándar de descripción de hardware del IEEE (Instituto de Ingenieros Eléctricos y Electrónicos) usado por los disenadores electrónicos para describir y simular chips y sistemas antes de su fabricación.

TINA v7 y sus versiones superiores ahora también incluye un potente motor de simulación VHDL digital. En TINA cualquier circuito digi- tal puede convertirse automáticamente en código VHDL y analizarse como un diseno VHDL. Además, puede analizar una amplia variedad de hardware disponible en VHDL y definir en VHDL sus propios componentes digitales y hardware. La gran ventaja del VHDL es que además de ser un lenguaje estándar de descripción de hardware del IEEE, sino que puede materializarse automáticamente en dispositivos de lógica programable tales como FPGA y CPLD.

TINA puede generar código VHDL sintetizable junto con el archivo UCF correspondiente si está activada la casilla de verificación Generar código sintetizable en el menú Análisis/Opciones. Puede guardar los archivos VHD y UCF creados con el comando “Crear archivo VHD & UCF” en el menú T&M. Puede leer los archivos con el programa gratuito Webpack de Xilinx y generar el archivo de flujo de bits que describe la implementación del diseno y luego cargarlo a los chips FPGA de Xilinx.

Para realizar nuestro primer análisis VHDL, abra el circuito FULL_ADD.TSC de la carpeta EXAMPLES/VHDL. Verá el siguiente circuito.

 

Running Analysis / Digital VHDL simulation, gives the following diagram:

 

If you double-click on the Counter block in TINA and press the Enter Macro button you can see the VHDL code defining the Counter.

library ieee; use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

----------------------------------------------------

ENTITY counter is port( clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

----------------------------------------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN

-- behavioral description of the counter

process(clock, clear) begin
if clear = '1' then Pre_Q <= "0000"; elsif (clock='1' and clock'event) then
QA <= Pre_Q(0); QB <= Pre_Q(1); QC <= Pre_Q(2); QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1; end if; end process;

END behv;

In TINA you can change the VHDL code and see the effect immediately.

Change the line Pre_Q <= Pre_Q + 1; above to Pre_Q <= Pre_Q + 2; and close the dialog.

Now Analysis / Digital VHDL simulation yields the following diagram–

You can also study this circuit in TINA's Interactive Mode.





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